VHDL-Einführung

Zielstellung

Dieser mehrtägige kostenpflichtige Kurs gibt eine Einführung in den Schaltkreisentwurf mit VHDL. Damit richtet er sich an Unternehmen oder Einzelpersonen aus der Region, welche eigene Kompetenzen für den Entwurf von FPGAs oder ASICs aufbauen möchten.

Dabei sind keine Vorkenntnisse erforderlich, auch wenn Grundlagen in Programmierung, Linux/Unix und die Bedienung eines Editors hilfreich sind. Am Ende des Kurses sollte der Teilnehmer durch den theoretischen und praktischen Teil in der Lage sein, einfache Schaltkreise (FPGAs) zu entwerfen, zu simulieren, zu synthetisierien und zu testen.

Ablauf

Die gesamte Schulung umfasst ca. 3-5 Tage, abhängig von Kenntnisstand und Anzahl der Teilnehmer. Die Bearbeitung des praktischen Teils dauert etwa 10-12 Stunden, für den theoretischen Teil inkl. Selbststudium planen wir etwa die selbe Zeit ein.

Zum Vortragsteil, dem Selbststudium und für den praktischen Teil stellen wir Material (Scripte, Literatur) und einen Rechner inkl. Entwurfssoftware in den Räumen der Professur Schaltkreis- und Systementwurf zur Verfügung.

Inhalt

Tag 1:

• Persönliches Gespräch über Vorwissen, Vorstellungen und Ziele
• Vortrag "VHDL - Überblick und Anwendungsfeld" und "VHDL Language and Syntax I" (Überblick, ca. 1 Stunde)
• Zeit für Fragen
• Erklärung der praktischen Aufgabe, Einführung in die Entwurfssoftware (Editor, Simulator)
• Zeit zum Selbststudium (Vortragsunterlagen, Begleitheft zum Praktikum, Bücher)

Tag 2:

• Feedback, Fragen
• Vortrag "VHDL - Language and Syntax II", Fallbeispiel ALU, (ca. 1 Stunde)
• Überblick über Material zum Selbststudium: Synthesis I+II, Simulation, Project Management
• Selbstständige Bearbeitung der praktischen Aufgabe (besteht aus 10 vorbereiteten Teilaufgaben)
• Möglichkeit zu Rückfragen bei Bedarf

Tag 3 - 5 (je nach Bedarf):

• Selbstständige Bearbeitung der praktischen Aufgabe, nach Bedarf Hilfe und Erklärung
• Nach erfolgreichem Abschluss der 10 Module, Kombination aller vorher entworfenen Einzelkomponenten zum Gesamtsystem, danach Simulation und Synthese
• Bei erfolgreicher Synthese, Backannotation und Timing-Simulation: Konfiguration des FPGAs und Test auf Hardware-Board

Letzter Tag:

• Abschlussgespräch zur Veranstaltung (Fragen, Feedback, Diskussion, Ausblick)

Kontakt

Wenn Sie Interesse an diesem Seminar haben, wenden Sie sich bitte an das Sekretariat.